（原标题：三星第五代DRAM，碰到良率问题）

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据韩媒报道，三星第五代10 纳米级（1b）制程DRAM 记忆体良率未达业界80%~90% 的一般目标，这使得三星已于上个月开始，成立专门工作小组来进行解决。

三星是在于2023 年5 月宣布第五代10 纳米级（1b）制程16Gb DDR5 记忆体开始量产，后又于2023 年9 月宣布第五代10 纳米级（1b）制程的32Gb DDR5 记忆体开发成功。这代表着三星可在不使用TSV 矽穿孔技术的情况下，就能生产128GB 容量的高密度DDR5 RDIMM 记忆体模组。

因为相较于采用TSV 矽穿孔的3DS DIMM 记忆体，这种不使用TSV 矽穿孔技术的记忆体模组功耗减少10%，制造成本也显著降低。所以，第五代10 纳米级（1b）制程的32Gb DDR5 记忆体颗粒被三星电子视为未来的主力产品。现在，三星成立专门工作组，目的就是迅速提升良率，能在市场上具备竞争力。

三星电子还决定积极扩大第五代10 纳米级（1b）制程DRAM 的产量，未来华城15 和平泽P2 晶圆厂将成为这一产品的主要生产基地。其中，平泽P2 晶圆厂目前主要以生产第三代10 纳米级(1z ) 制程的记忆体，未来将进行制程技术的升级。

三星电子计划将第五代10 纳米级（1b）制程DRAM 的产能，从目前的每月4 万片，扩大到2024 年第三季的7 万片，然后到第四季在到10 万片的规模。之后，到明2025 年则将进一步提升至每月20 万片，以因应市场需求。

三星3纳米制程良率仅20％

南韩业内传出，三星电子（Samsung Electronics）的第二代3纳米制程良率仍欠佳，这项制程在今年稍晚将会用来生产即将内建于Galaxy S25旗舰智能型手机的Exynos 2500行动处理器。

日前业界宣布，三星采用最新3纳米GAA制程的旗舰行动系统单芯片（SoC）已成功完成设计定案（tape out），此消息引起市场注意。人们普遍相信，这款SoC应是次世代Exynos 2500。

不过，韩媒DealSite及社群平台X用户@Revegnus1却指出，三星第二代3纳米制程良率仅有20%。换言之，矽晶圆上每10颗芯片就有8颗有缺陷。相较之下，台积电的N3B制程良率则为接近55%，次世代N3E制程的良率则还未知。

@Revegnus1爆料指出，Google从2025年释出的Pixel 10智能型手机开始，Tensor应用处理器将改采台积电的3纳米制程技术。最近Google扩大了台湾的研发中心，并积极聘用台湾半导体工程师，准备与台积电合作。

Tech Edt报导，过去几年三星晶圆代工事业（Samsung Foundry）一直是Google Tensor芯片的主要代工商，如果上述消息属实，那意味着三星恐失去这项合约。

传三星HBM开发采用“双规制”

在早前，据The Elec报道，三星另外组建了团队专门负责HBM4项目，从3月起将以往的HBM4工作组转变为常设的办公室。与此同时，现阶段HBM3E的开发和量产工作则由原来的DRAM设计团队负责。三星之所以在HBM开发上选择采用“双规制”策略，是为了加快HBM产品的开发进度，以便赶超竞争对手，抢夺高附加值DRAM市场。

负责HBM4开发的新团队由三星DRAM开发副总裁Hwang Sang-joon负责，并直接向三星存储芯片业务总裁Lee Jung-base汇报工作，内部也通过调整主要人员等手段来加强新建开发团队的实力。上个月三星还发表了一篇采访文章，介绍了目前HBM产品的开发情况，并再次重申了HBM4正在开发当中，将于2025年首次亮相。

据三星介绍，随着硬件的多功能性变得更加重要，HBM4在设计上也会针对不用的服务应用进行优化，计划通过统一核心芯片、多样化封装和基础芯片（比如8/12/16层堆叠）来应对。为了解决功耗墙的问题，首个创新将从使用逻辑工艺的基础芯片开始，随后是第二个创新，从当前2.5D HBM逐步发展到3D HBM，最后预计会出现第三次创新，比如HBM-PIM，也就是具备计算功能的内存半导体技术，这点之前三星已经有过介绍。

之前还有传言称，三星打算在下一代HBM4引入针对高温热特性优化的非导电粘合膜（NCF）组装技术和混合键合（HCB）技术。

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