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    突破性创新:新型3D异质集成存储器件助力下一代微电子发展

    乡村经济

    2024-12-29 20:21:49

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    (原标题:突破性创新:新型3D异质集成存储器件助力下一代微电子发展)

    来源:Allen Tang

    近日,新加坡国立大学Aaron V.-Y Thean研究团队在国际电子器件顶级会议IEDM 2024上发表了一项重要研究成果《1T1R and 2TOC1R IGZO-MoS2 AIl-BEOL 3D Memory Cells》。该团队成功开发出一种基于IGZO-MoS2的全后道工艺(BEOL)3D存储单元,为未来高性能、低功耗的微电子系统开辟了新的发展方向。


    图1. 单片三维集成存储阵列的演进及本工作亮点。我们研究了IGZO晶体管和MoS2忆阻器异质集成的器件-技术协同优化 (DTCO),以实现器件缩小和存储密度提升,同时开展了基于3D流水线计算系统的1T1R和2T0C1R存储单元的系统-技术协同优化 (STCO)。

    技术创新破解集成难题

    随着人工智能和大数据时代的到来,传统的硅基微电子器件正面临着前所未有的挑战。在有限的芯片面积内实现更高性能和更低功耗的需求日益迫切。垂直方向的3D集成为解决这一问题提供了可能,而在硅基CMOS逻辑电路之上实现异质材料的集成更是未来发展的重要方向。正如新加坡国立大学Aaron Thean教授指出,未来的集成电路将以金属互连为主导,10到14层的金属布线叠加在硅晶体管层之上。随着背面电源互连和通孔(vias)的兴起,芯片的上下将被金属布线层包围,形成“金属—硅—金属”三明治结构。这种设计使得芯片内的晶体管与互连线的体积比例发生了显著变化。基于此,新加坡国立大学研究团队创新性地提出了单片三维集成存储阵列的新型架构。通过异质集成IGZO晶体管和MoS2忆阻器的器件-技术协同优化,成功实现了器件的微缩和存储密度的提升,同时开发了基于3D流水线计算系统的高效存储单元,推动了全新三维集成电路(3D ICs)的发展。

    双管齐下的创新存储架构

    研究团队开发了两种互补的存储单元结构:1T1R存储单元和2T0C1R混合存储单元。其中,1T1R存储单元采用了ITO增强的IGZO晶体管作为选择器,配合创新的溶液法制备的MoS2存储层,实现了低于1V的编程电压,完美契合CMOS逻辑电压要求。经过优化的器件展现出卓越性能,开态电流高达196.5μA/μm,而关态电流仅为1pA/μm,展现出优异的开关特性。

    为了进一步提升存储系统的性能,研究团队创新性地提出了2T0C1R混合存储单元结构。该结构巧妙地结合了DRAM的高速特性和RRAM的非易失性优势,通过采用双栅极IGZO晶体管设计,不仅实现了紧凑的垂直堆叠结构,更成功解决了RRAM的耐久性限制问题,将耐久性提高了105次方。


    图2. (a)1T1R存储单元和(b)2T0C1R存储单元的示意图及(c)关键工艺流程。


    图3. 器件的透射电子显微镜(TEM)截面图,展示了完美的多层堆叠结构和超薄MoS2层。

    精细工艺铸就卓越性能

    在4英寸晶圆尺度上,研究团队实现了高良率的器件制备。透射电子显微镜观察显示,MoS2存储层厚度仅为3.6nm,实现了完美的多层堆叠结构。团队对随机选取的30个晶体管进行表征,结果显示器件具有优异的一致性,上下层器件特性基本一致,充分证明了工艺的可靠性和稳定性。其中氧化物晶体管短沟道器件展现出卓越的驱动能力(196.5μA/μm)和高开关比 (108)


    图5. (a) 双层1T1R存储阵列的实物照片。(b) 随机选取的30个ITO-IGZO晶体管的ID-VG测试曲线,显示了整个阵列芯片优异的单元均匀性。(c) 长沟道ITO增强型IGZO晶体管的ID-VD特性曲线。(d) 缩小尺寸后的ITO增强型IGZO晶体管的ID-VG测试曲线和(e) ID-VD特性曲线(栅极电压VG:0-3.5 V,步进0.5V)。

    对于关键的MoS2 RRAM器件,研究团队通过精确控制晶粒特性,将开关电压降低至0.8V,同时实现了较小的器件间离散性。通过面积优化,成功实现了兆欧级电阻,无需预处理即可实现稳定的双极性开关特性。


    图6. MoS2 RRAM的关键性能指标,包括开关特性、晶粒尺寸影响等。

    对于制备的1T1R存储单元,研究团队进行了全面的性能表征。与单独的1R器件相比,1T1R单元展现出更优异的控制特性,通过调节栅极电压可以实现多值存储状态的精确控制。在双层集成结构中,第一层和第二层器件都实现了大于10倍的开关比,尽管上层器件表现出略大的变化性,但仍在可控范围内。


    图7. 1T1R存储单元的电学特性表征:(a) 1R和1T1R器件的I-V曲线对比(VG = 3V);(b) 不同栅极电压下1T1R器件的I-V曲线;

    突破性2T0C1R混合存储架构

    基于以上材料特性和器件集成的后端兼容特性,研究团队提出了2T0C1R混合存储单元,也是本研究中最具创新性的突破之一。该结构采用了独特的三维集成设计:底层集成一个背栅极IGZO晶体管,上层则包含一个双栅极IGZO晶体管和MoS2 RRAM器件。这种新颖的设计通过层间介质实现有效隔离,在确保器件性能的同时大大提升了集成密度。


    图8. 3D 混合增益单元结合了 DRAM 和 RRAM

    在材料选择上,研究团队采用了ITO-IGZO-ITO异质结通道结构,这种设计为顶栅极IGZO晶体管提供了优异的界面质量。

    这种混合存储单元的工作机理极具创新性。在易失性模式下,DRAM中的存储节点电压(VSN)用于保持存储状态,位于底层的IGZO晶体管超低的漏电流(pA/μm量级)确保了数据的有效保持。当需要进行非易失性存储时,系统会施加编程电压,通过存储节点电压调控的电流对RRAM进行编程,从而将DRAM的数据写入RRAM。这种创新的片内状态转移机制无需外围读写电路的参与,大大提升了系统效率。


    图9. 2T0C1R混合存储单元的两种工作机制:易失模式(volatile mode)与非易失模式(non-volatile mode)。本工作引入独特的存储状态转移机制,将DRAM的数据写入RRAM。

    在实际应用中,这种混合存储结构显示出显著的优势。在在线学习任务中,相比传统的1T1R结构,2T0C1R存储单元的耐久性提升了105倍。这种改进在不同的应用场景下都表现出色,无论是高频率的在线学习(具有20%的丢弃率和32的批次大小),还是涉及50个类别的持续学习任务。


    图10. 通过所提出的 2T0C1R 混合存储单元在各种在线学习任务中的耐久性提升。

    与现有技术相比,该混合存储单元展现出更小的单元面积和更优的性能指标。这种紧凑的三维结构不仅提供了更高的存储密度,还通过创新的状态转移机制显著提升了系统的能效比。结合团队开发的垂直缓冲器结构,这种混合存储单元为高效能计算提供了新的解决方案。

    表1. 本工作中2T1R混合存储单元、1T1R存储单元和标准2T存储单元对比


    创新系统架构引领性能突破

    本文作者进一步结合两种类型的存储单元,提出了一种支持 M3D 存内计算的混合存储器。该混合存储器包含两种类型的单元:nv 增益单元提供高耐久性,适用于训练任务;1T1R 单元则具有高存储密度。此外,我们使用 IGZO FET 实现了一个名为垂直缓冲器(VB)的 BEOL 逻辑模块。垂直缓冲器能够实现多层访问,并支持高并行度的存内计算。

    这里展示了一个小型 3D 1T1R 阵列的示意图,其中一条垂直切片的存储单元连接到一个垂直缓冲器。垂直缓冲器本质上是一串垂直传播字线信号的触发器链(DFF)。红线标出了不同层级之间触发器的连接。垂直缓冲器的另一端连接到字线,字线控制同一层中一行 1T1R 单元的栅极。通过编程垂直缓冲器,我们可以选择单层或多层的字线。此外,源线和位线在各层之间是共享的,这使得多层同时读取成为可能,从而支持存内计算(通过位线上的电流汇总)。另外,这种垂直缓冲器还实现了 z 方向的流水线处理。


    图11. (a) M3D 混合存储计算的架构集成了垂直堆叠的1T1R,2T0C1R和垂直缓冲器。垂直缓冲器在(b) 1T1R和(c) 2T0C1R中的工作原理。(d-f)非易失性存储块和垂直缓冲单元(VBs)的 SEM 图像。


    图12. 垂直缓冲器与传统3D 寻址方法的区别。

    我们展示了两种设计的对比。传统方法通过形成阶梯状的字线平面来实现层选择和寻址。而在本工作中,我们采用了垂直链式触发器(DFFs)进行层访问。通过使每一层的字线都可以单独配置,我们的方法提供了更高的灵活性。配合更小的存储块,我们实现了更小的粒度和更好的流水线性能。所有这些都是在面积占用恒定的情况下实现的,即使层堆叠的数量增加也不会改变。相比之下,传统方法的访问结构尺寸会随着层数的增加而变大。


    图13. 不同架构系统性能对比。(a) 1T1R 与所提出的 2T0C1R+1T1R 在 CNN 在线学习任务中的性能对比。(b) LLM 任务中的能耗和延迟分解分析。(c) 本研究、传统堆叠阵列以及基于 CMOS 的 2D基线系统性能对比。

    表2. 系统性能基准比较


    在系统层面,研究团队提出的垂直缓冲器(VB)设计,实现了高效的层间数据传输。通过3D流水线设计和并行存内计算的实现,系统性能得到显著提升。测试结果表明,该系统实现了121 TOPS/W的能效和4.73 TOPS的吞吐量,相当于约0.1 tokens/s的生成速度。与传统方案相比,能耗降低66%,延迟减少23%。

    广阔的应用前景

    这项突破性研究成果为未来片上系统的发展提供了新的可能。该技术不仅适用于高密度3D存储集成,还可应用于边缘计算和AI加速器等领域。通过材料、器件和系统层面的协同创新,成功实现了高性能、低功耗的3D集成存储系统,为微电子工业的发展注入了新的活力。

    本研究得到了韩国SK海力士、新加坡国立大学SHINE Center及E6 Nanofab等机构的支持,充分展示了产学研合作在推动技术创新中的重要作用。随着技术的进一步成熟,我们有望看到更多基于该技术的创新应用,推动微电子工业向更高性能、更低功耗的方向发展。

    关于本文作者


    Aaron V.-Y Thean教授

    Aaron Voon-Yew Thean 是新加坡国立大学教务长/副校长,电气与计算机工程系教授,美国国家发明家学院院士,同时担任比利时IMEC的咨询研究员。2016年加入NUS之前,他曾在IMEC担任副总裁,领导先进半导体器件技术研发。Aaron Voon-Yew Thean教授在高端晶体管、低功耗CMOS、FinFET等领域有广泛研究,并拥有超过50项美国专利。他获得了多个奖项,包括2014年复合半导体行业创新奖和2013年三星电子最佳合作奖。


    唐保山博士

    唐保山博士于2019年在新加坡国立大学获得哲学博士学位。现在在新加坡国立大学电子与计算机工程系任职,长期从事二维材料,特别是二维过渡金属硫族化合物在后摩尔时代集成电路中的应用研究。他的研究成果已在Nature Communications,IEEE IEDM,ACS Nano, Adv. Sci.等知名期刊与会议上发表。作为项目负责人,承担多项重大校企项目(包括新加坡教育部TIER2基金、美国半导体SRC项目、韩国SK Hynix项目)。


    方子航博士

    方子航在新加坡国立大学Aaron Voon-Yew Thean教授研究组担任博士后研究员,并即将在新加坡国立大学电子与计算机工程系获得哲学博士学位。他主要从事新型算法,基于新型器件的计算架构以及系统设计研究。这包括非易失性电阻器件性能以及三维单片集成芯片架构设计。他的研究成果在VLSI和IEDM顶级技术会议,以及Adv. Func. Mater.期刊上发表。


    万如月

    万如月于广东以色列理工学院获得本科毕业证书后,于2023年获得新加坡国立大学材料科学与工程硕士学位。硕士毕业后,她加入Aaron Voon-Yew Thean教授团队担任研究助理,专注于氧化物薄膜晶体管和忆阻器的研究。她参与了SK Hynix项目,负责器件设计、制造及三维集成工作。


    Sonu Hooda博士

    Sonu Devi博士是新加坡国立大学Aaron Thean教授团队的博士后研究员和项目负责人,专注于半导体器件和应用的新型材料开发。她于2016年在印度大学加速器中心获得物理学博士学位。2017年,加入新加坡国立大学纳米核心,从事晶体氧化物薄膜的脉冲激光沉积及其在硅基衬底上的集成,以实现CMOS兼容性。自2020年起,Devi博士加入Aaron Voon-Yew Thean教授团队,致力于用于三维单片集成的先进半导体器件的研究。她的研究成果已在VLSI、IEDM和EDTM等顶级技术会议上发表。

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